关于VHDL的DC综合

kx12345

我想请问一下大家，用Vhdl综合的网表的时候，如果
write -f verilog -hier -o $netlist_path/XXX.v
也就是生成verilog的网表而不是
write -f VHDL -hier -o $netlist_path/lXXX.edif
生成vhdl的网表，这样可以吗？对后端物理设计会有影响么？
多谢大家。

hujiaomianhao

tong wen