请教时序分析后的f_max

hermit2008

我的设计做了时序分析后的提示的最差f_max：38.37 MHz ( period = 26.064 ns )。
我的理解是：我的设计的关键路径耗费的时间是：26.064 ns 。请问对吗？
还有，这和我要采用的时钟是否有限制，是不是我的要采用的时钟的频率不能超过次频率，还是这个只是对于我进行时序分析的一个依据，帮我找到关键路径，以便进行分析，优化啊？请多多指教！谢谢！

hermit2008

请高手指教

xinzhongdeyun

你用的是不是FPGA的Timing Analyze啊？因为FPGA中的硬件是固化的，所以是不涉及ASIC中的尺寸问题（如DC），也就是说大致反映了你的设计在当前的版子上的实现速度，最差的fmax反映了你的critical path上的延时，你可以list path一下，看看cell delay 和 interconnect delay 大致占多少百分比，是否还有布线上的优化可能，一般cell delay到百分之六七十也就差不多了，如果没到的话说明还是有一定余地的。