如何检测信号的上升沿?

dlbasin

如下图所示，如何用CLK检测出S的上升沿呢？

nd9525

用clk去检测s信号？不明白你的意思。

如果只是要检测s信号，可以用一个寄存器，对当前s信号与前一s信号进行异或，并判断当前s信号的值即可。

fengtuntun

编个VHDL程序就可以了呀
(clk'event and clk='1')

jamselee7395

用移位寄存器,每个时钟采S的值,当移位寄存器的Q端为0而D端为1时,即为上升沿.为了消除亚稳态,建议再加两个移位积存器来消除亚稳态.

smileasmile2007

没看出有什么意义啊

wolfkin

......
{t2,t1} <= #1 {t1,d};

pe = (0==t2) & (1==t1);

wrjmancn

1）线路测试用示波器就可以了；
2）JTAG测试，建议用更高的clk，以提高采样精度

kakafsk

用识别器边沿触发模式

sanbeishui_1999

module(clk,reset,a,b);
input clk;
input reset;
input a;
output b;

reg a_r;

always (posedge clk or negedge reset)
begin
        if (!reset)
               a_r<=1'b0;
       else
               a_r<=a;
end

assign b=a_r && a;

sanbeishui_1999

module(clk,reset,a,b);
input clk;
input reset;
input a;
output b;

reg a_r;

always (posedge clk or negedge reset)
begin
        if (!reset)
               a_r<=1'b0;
       else
               a_r<=a;
end

assign b=!a_r && a;