[求助]关于用CPLD实现延迟（续4）

wlj303

bravelu ：谢谢您的鼎立相助！
实在是比较笨，还要再问几个问题：
1.您说的D触发器用的比较多，是不是因为300us的延迟时间太长，如果把300us的时间缩短，或者干脆不要了，是不是我的这个电路就很好实现了？
2.一个CPLD可不可以用两个时钟，比如说300us我用一个时钟，4us再用另一个时钟？
3.您说的每路不大于4个触发器，那就是说一共不大于32个，是指95108还是95144？95144一共有144个宏单元和144个寄存器，这些资源怎么理解？最多能用多少触发器？
4. CPLD如果加上时钟的话（我原来是没有用到时钟的），还要加多少外加电路？用分频器分频简单还是再加一个晶振简单？

bravelu

1。是这个意思，因为延时实际上是计数实现的，延越长计数器位数就多，触发器就越多。
2。可以用两个时钟。
3。我说的每路不大于4个触发器是按你说的有24路来算的。这样就是96个，95108一共才有108个D触发器，能不能用到96个这么高还要看你其他逻辑多不多。
4。用时钟不需要其他外加电路。我说的“分频器”不是外围电路，是指就用你的DSP时钟在CPLD内部分频，这样外围电路最简单。如果你直接放一个低速些的晶振在外面可以省CPLD内部逻辑。也许这是个比较好的方法。