时钟余量

ndshyw

请教各位大虾，FPGA仿真中时钟的余量能有多大？假如仿真最大时钟为50M，能正常工作在45M吗?请各位指点，谢谢！

bravelu

如果是后仿真的话应该没有问题。

ndshyw

斑竹在，太好了，还有一个问题想请教一下，为什么我编了一个测试程序后仿真正确而功能仿真结果很乱那？多谢了。

bravelu

为什么我编了一个测试程序后仿真正确而功能仿真结果很乱
这句话该在哪里断句呢？：）
后仿真正确，但前仿真不正确？

atuhappy

由于延迟，后仿真时实际上是流水线，反而使逻辑正确
而功能仿真时不是流水线方式

lizhen7799

   按照先前仿真，后做后仿真的步骤来做。
   功能仿真是验证设计的逻辑，指的前仿真，各个寄存器之间的传输不存在延时，它只能粗略验证你的设计。而时序仿真也就是后仿真，它是软件综合并P&R后的仿真，它含有连线延时的模型，与相对应的结构，一般在上面做仿真可以看到各个信号，输入输出之间传输的延时信息，只要在这一步仿真行了，那么在硬件上运行应该是没有问题的吧！

ndshyw

我现在该如何做呢。后仿真以符合我的要求了，但前仿真有问题，估计就是atuhappy说的那样。难道我还要拖到重来，先前仿真后作后仿真？不做改动的话，fpga能正确运行吗？有没有人遇到过同样的问题，多谢了，急盼高手指点。

atuhappy

最好改动一下
改动估计也不是很麻烦

ndshyw

谢谢各位了，改。