verilog hdl 和vhdl哪一个以后比较有用呀？请各位大侠指教

fjh607 · 发表于 2006-12-30 19:53:19

感觉上好一些

wywxjxy · 发表于 2006-12-31 15:52:13

国内VHDL多，国外verilog多，

但感觉VHDL用起来舒服些，语法象C言语

ntynty · 发表于 2007-1-8 14:24:34

ASIN and US, verilog. Eur. Taiwan VHDL

xuxiaoqiang · 发表于 2007-1-8 22:45:01

verilog有用一些，更靠近C语言一些

reneezl · 发表于 2007-1-17 11:05:08

是这样吗

那要好好学习verilog

mayhem · 发表于 2007-1-31 08:09:22

VERILOG针对是电路级别的
VHDL针对是系统级别的，应该都要会，然后精通一门。。。VERILOG吧，至少找工作简单些~~

snowwolf517 · 发表于 2007-4-14 19:33:25

这两种语言不存在谁好谁坏的问题，只是使用范围不太一样。VHDL在欧美比较流行，Verilog在日本和我国台湾地区用的比较多。大陆那种用的多还不知道。
另外，Verilog比较接近C语言的语法，因此我初学时选用的是Verilog

yao3985816 · 发表于 2007-10-13 22:13:26

都学习下好了

aihuahua · 发表于 2007-10-14 13:47:19

但感觉VHDL用起来舒服些，语法象C言语

到底哪个像c啊？？
还是都像？？

frank12345 · 发表于 2007-10-24 20:53:11

两个都一样，只是语言风格不同。学会一种即可。

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