verilog hdl 和vhdl哪一个以后比较有用呀？请各位大侠指教

爱如琴弦 · 发表于 2007-10-28 11:13:50

我个人认为，ＶＨＤＬ更直观，因为它并行、串行运行的程序一目了然，而VIELOG呢，它带有一些C的格式，看起来不是那么直观。

东方之子yj · 发表于 2007-11-26 12:16:06

国内用Verilog的多，所以可以先学这个。

nickchen · 发表于 2008-1-7 15:37:19

verilog hdl 比较常用,也比较有弹性,VHDL 比较结构化, 双方各有所长

fzylijun886 · 发表于 2008-1-9 23:20:58

IC，verilog用得多

jollyzhao · 发表于 2008-1-14 09:21:14

一样。

key8970 · 发表于 2008-1-17 11:34:43

感觉还是VHDL好用点

sasso · 发表于 2014-9-3 13:50:08

好啊！！！

sasso · 发表于 2014-9-3 13:51:00

好啊！！！

idlechess · 发表于 2014-9-3 18:33:31

感觉verilog多，但个人觉得VHDL更严谨

emiryu · 发表于 2014-9-11 13:12:44

用Verilog的比较多一些，VHDL更严谨一些。欧洲的公司用VHDL的多。

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