学vhdl还是verilog？请指点

coptics · 发表于 2008-6-4 22:18:03

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现在做ccd的驱动用到cpld

用vhdl还是verilog上手快？

请指点

hongmy · 发表于 2008-6-5 17:25:02

建议学verilog

当然，当你学会一种再学另外一种会很快的，想通的。

现在工业界用verilog的多。

我是做模拟的，学过VHDL，都忘了。

wangsheng0415 · 发表于 2008-6-5 20:10:45

verilog要比VHDL好学得多

appa · 发表于 2008-6-22 23:01:06

貌似美国用verilog多，欧洲VHDL~~

xiaocat85 · 发表于 2008-6-23 20:16:11

建议VERILOG

austin_lin · 发表于 2008-6-23 20:49:44

Recommend SystemVerilog for:

huayiliu · 发表于 2008-6-23 21:12:55

verilog吧，和c的语言风格很相似

19870102 · 发表于 2008-6-24 08:37:19

VHDL的语言风格和C语言的也很相向，如果你有C语言的基础，VHDL就会很快上手，如果用Quartus ii软件实现的话就要注意很多东西，用max+plus相对注意的东西会比较少一些

straw · 发表于 2008-6-25 10:53:19

原帖由 austin_lin 于 2008-6-23 20:49 发表

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Recommend SystemVerilog for:
designverificationand assertion

同意，但verilog是基础

oli · 发表于 2008-6-25 11:18:46

建议学verilog

当然，当你学会一种再学另外一种会很快的，想通的。

现在工业界用verilog的多。

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