学vhdl还是verilog？请指点

clwyl · 发表于 2008-6-25 18:04:11

语言无所谓了，
学那个都可以。
verilog简单点。

mirson · 发表于 2008-6-25 21:49:16

VHDL相对要求严格一些，Verilog和C类似，上手比较快
我是学VHDL的，现在发现很多的参考代码都是Verilog，烦啊

eedavidtop · 发表于 2008-6-26 12:18:37

Verilog比较容易上手！而且语法规则相对而言比较接近C语言！
学好这个再学其它的更快阿！

loveineda · 发表于 2008-6-26 12:27:29

原帖由 mirson 于 2008-6-25 21:49 发表

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VHDL相对要求严格一些，Verilog和C类似，上手比较快
我是学VHDL的，现在发现很多的参考代码都是Verilog，烦啊

我是用verilog 的，VHDL学校里基本上人人都听说或接触过
和常人一样，我学校里学到的VHDL是白痴级的，但是现在用熟了VERILOG
随便拿段VHDL来，肯定能明白！
老是说VERILOG象C，其实象库，包这些概念，VHDL才有C象呢，因为抽象高点嘛

BT，systemverilog 要学好感觉好大的挑战啊！！！

magicball · 发表于 2008-6-26 14:45:57

verilog

wangsheng0415 · 发表于 2008-6-26 16:35:27

感觉C->verilog,C++->systemverilog
会C/C++学这两门太easy了!

ruby9260 · 发表于 2008-6-28 14:49:36

推荐VHDL,语言描述更标准化，一目了然。

aliaoshaer · 发表于 2008-6-28 16:49:15

我都使用，我开始学VHDL，后来油用verilog，学回verilog用了一个星期。
一个最大的优点 Verilog是行为描述更方便灵活，像C语言一样。
对逻辑描述来说，我觉得两个都一样，因为verlig虽然更灵活点，但是写出好的硬件代码，在描述时应该尽量接近实际的逻辑结构，这时，就会发现，他俩几乎没有什么区别，if，case，仅仅两个结构为我们常用，仅仅格式有细微差别而已

sandyhan · 发表于 2008-6-28 22:07:22

一直用verilog
vhdl没学会

toolgread · 发表于 2008-7-3 18:57:26

看你做什么用的,两个都学只有好处没坏处

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