[讨论]写fifo的条件

jiqing · 发表于 2003-11-2 08:49:34

下面引用由aluzi在 2003/10/31 04:22pm 发表的内容：
我猜那last_subword应该跟data counter有关系,FIFO我有接触过一些.只是猜测,实际如何用debussy去抓这个信号的驱动应该找得到原因.

我想，如果可以把一次读出或写入的数据叫做一个字的话，last_subword应该指一个字的最后一位。aluzi,你说的“用debussy去抓这个信号的驱动”是什么意思？能不能解释一下？

jiqing · 发表于 2003-11-2 08:53:17

下面引用由bravelu在 2003/10/31 12:45pm 发表的内容：
直接把这句赋值放到例化语句外。

斑竹，在verilog中一般有两种赋值方式，或者在always@（或initial）中赋值，或者用assign赋值，我该用哪一种呢？

goodhope · 发表于 2003-11-2 12:43:08

initial 不能合成.ASSIGN思维适合简单的COMBINATIONAL逻辑.ALWAYS用于复杂逻辑或寄存器.

jiqing · 发表于 2003-11-3 09:49:36

我觉得assign和always赋值语句的意义不一样，assign x=y；是只要y发生变化，x跟着发生变化。always@(XXX)是当满足括号中的条件时always中的赋值会发生。

aluzi · 发表于 2003-11-3 11:30:41

debussy是novas公司的一个tool(debug用的),利用它signal的trace load/driver,你可以知道这个last_subword是从哪里来,怎么来的,这样就清楚原因了.

jiqing · 发表于 2003-11-3 15:50:53

这个debussy是个独立的工具软件还是嵌入在某个软件中的？

洋洋 · 发表于 2003-11-3 18:16:44

comparator8 port map (en ,clock, QSR_utama,q, match_utama);
即可！

jiqing · 发表于 2003-11-4 08:27:52

下面引用由洋洋在 2003/11/03 06:16pm 发表的内容：
comparator8 port map (en ,clock, QSR_utama,q, match_utama);
即可！

你说的是vhdl，还是verilog代码？请指教。

aluzi · 发表于 2003-11-4 09:38:35

独立的,网上可以下载到d版的,不过还license

jiqing · 发表于 2003-11-4 09:54:22

下面引用由aluzi在 2003/11/04 09:38am 发表的内容：
独立的,网上可以下载到d版的,不过还license

呵呵，我是个菜鸟，d版是什么意思？

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