[讨论]写fifo的条件

jiqing · 发表于 2003-10-30 21:38:04

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一个fifo如果可以写入
要具备三个条件：（1）write_enable有效；（2）fifo未满；
第三个条件是什么呢？源代码为write_allow = (write_enable && ! full && last_subword);
last_subword是什么呢？
请大侠指教！

bravelu · 发表于 2003-10-30 23:31:18

这个恐怕和具体应用有关

jiqing · 发表于 2003-10-31 08:05:21

我想这是一个知识点，对fifo都通用的吧，除了write_enable有效，fifo未满之外，还需要满足一个什么条件fifo才可以写入呢？还望指教！

iamchine · 发表于 2003-10-31 09:42:41

不是通用的，需要你给出更多last_subword信息。

jiqing · 发表于 2003-10-31 12:09:50

下面引用由iamchine在 2003/10/31 09:42am 发表的内容：
不是通用的，需要你给出更多last_subword信息。

可能吧。这个问题我想先放一放。
我在转换一个代码（vhdl->verilog），而我对vhdl不熟悉，对下面这段vhdl代码：
U3:comparator8
         -- synchoronous process
         q <= "00000001";
         port map (en => en, clock => clock,
         p => QSR_utama,
         q => q,
         match => match_utama);
是对module comparator8的调用吧，我可不可以用
comparator8 U3(.en(en),.clock(clock),.p(QSR_utama),.q(q),.match(match_utama));来代替。如果能那中间的q <= "00000001"的赋值语句应该把它放在哪呢？可以用assign语句来替代吗？
chine，这样称呼你可以吗？请帮我看一看：）

iamchine · 发表于 2003-10-31 12:41:28

还是叫iamchine吧，

对VHDL我也不太熟，不过我想此段代码不是可综合的吧？！或许它只是Testbench中的？
由于没有看到comparator8的定义，猜测q是其输出，那么用assign肯定不行。如是输入，也不用assign。直接赋初值就是了。

bravelu · 发表于 2003-10-31 12:45:46

直接把这句赋值放到例化语句外。

aluzi · 发表于 2003-10-31 16:22:44

我猜那last_subword应该跟data counter有关系,FIFO我有接触过一些.只是猜测,实际如何用debussy去抓这个信号的驱动应该找得到原因.

jiqing · 发表于 2003-11-1 14:39:28

下面引用由iamchine在 2003/10/31 12:41pm 发表的内容：
还是叫iamchine吧，
对VHDL我也不太熟，不过我想此段代码不是可综合的吧？！或许它只是Testbench中的？
由于没有看到comparator8的定义，猜测q是其输出，那么用assign肯定不行。如是输入，也不用assign。直接　...

iamchine，您是怎么看出这段代码不是可综合的呢或是testbench中的。
comparator8的定义如下：
component comparator8
         PORT(en,clock : IN    STD_LOGIC;
               p,q  : IN    STD_LOGIC_VECTOR(7 downto 0);
            match : OUT std_logic);
end component;
q不是其输出，请帮忙再看一下。