DC综合时出现时序警告不知如何改请大虾指教

amin2008

如题，在DC综合时出现disabling timing arc between pins clkn(a)... ..  to break a timing loop 是什么原因？怎么改正呢？

chenzhao.ee

查看一下是不是警告信息所述的两点之间存在组合逻辑的环路

gougoudragon

there is a combinational logic loop in your design

zhaoshida

set timing_self_loops_no_skew             true
设这个变量看看

amin2008

谢谢 各位的帮助 我设计的电路也是希望它产生反馈 比如计数器 在计满后反馈回来停止计数器的计数工作 我想问一下 如果该环境设置 set timing_self_loops_no_skew             true的话 会不会影响网表的输出 对布局布线以及投片会不会产生影响呢 ？

brianliu

原帖由 amin2008 于 2008-5-23 23:24 发表

                               
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如题，在DC综合时出现disabling timing arc between pins clkn(a)... ..  to break a timing loop 是什么原因？怎么改正呢？

https://solvnet.synopsys.com/retrieve/902234.html

nan123chang

只要在coding时保证功能正确，在DC时必须加以断开。
至于是否影响流片的性能，可以在布局布线后进行后仿真来验证。

amin2008

谢谢大家，我找不到timing_self_loops_no_skew这个命令，请问是我的版本太低还是？

amin2008

不好意思 是我太粗心了 把那个设置了以后还是出现那个警告，不知还能怎么改？清高手赐教，谢谢

conghung2012

这个问题还是你自己解决吧，这里暂时还没有这样的高手，或者有也不会说的。如果你自己解决了，你就超越了这里的大部分人，自己高兴吧，不要说出来。