问个数字后端LVS验证的问题

xcykii · 发表于 2008-5-20 22:25:46

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在用calibre做lvs验证的时候，遇到了很奇怪的问题：layout和netlist的instance，port都能对上，但是netlist里面的中间nets总是比layout多出十几个对不上。
版图是用cadence se导出的，网单也是导出的verilog用v2lvs转换的。se里面没有问题。

有没有人遇到过，可能出现的问题是什么啊，诚挚的等待解答！！！

萧谨滕 · 发表于 2008-5-28 18:16:14

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nan123chang · 发表于 2008-6-10 13:03:06

你可以根据坐标查一下是版图哪个地方的问题。
有些是可以忽略的。

meshnet · 发表于 2008-6-10 18:02:16

得具体分析，看看是哪些逻辑对应的net

lynnxue · 发表于 2008-6-11 20:08:10

觉得应该是你导出的网表有问题，仔细查查。

blue1101 · 发表于 2009-2-9 20:11:37

顶起来!我也遇到这样的问题,不知道怎么处理,大牛们进来指点下啊,回复加分!

blue1101 · 发表于 2009-2-9 20:30:55

我的是版图比NETLIST多出几十个NET,ASTRO里LVS是对过的,

blue1101 · 发表于 2009-2-9 20:34:35

仔细看了下错误类型:
ne = Naming Error (same layout name found in source circuit ,but object was matched otherwise)
这种 INCORRECT OBJECTS 是不是不用理会?谢谢

gamehama · 发表于 2009-5-18 02:47:35

一般先查电源跟地吧...看看比如“VDD_AUX!”一类的问题。我遇到过很多都是这么解决的

drycell · 发表于 2009-5-23 15:51:42

网表的格式问题吧

萧谨滕萧谨滕当前离线积分 120 头像被屏蔽	发表于 2008-5-28 18:16:14 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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