一个关于模块例化的问题

tatata · 发表于 2008-5-9 20:23:32

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我想请问一下各位：如果在例化模块时，有的输出端口空出来只是把逗号写好，没有语法错误，但这样对最后综合会有什么影响呢？

volcanozhd · 发表于 2008-5-10 16:01:32

楼主是这个意思吗?
test x_test(
      .a(),
      .b(b),
      .c(c)
);

相当于a端是模块test的输出,但到了上层没有用到,所以不连任何信号.
如果你确实希望是这样的,那就没什么问题.综合也不会有问题

becoll · 发表于 2008-5-12 09:35:22

我也有同样的问题，不过我用的是vhdl,在例化时没用到的端口应该怎么写呢？比如a端口不用，在端口映射时"a=>a,"这句是不是可以直接省掉不写就行了？

angelojiang · 发表于 2008-5-12 09:58:44

综合有可能被优化掉，仿真没有影响。

weed637 · 发表于 2008-5-12 10:00:59

我觉得还是尽量不要这么用了。

hwlyic · 发表于 2008-5-13 07:26:43

输入不可悬空，输出可悬空，DC综合没有什么不同的

dfn0731 · 发表于 2008-5-15 13:38:45

学到了，谢谢

volcanozhd · 发表于 2008-5-15 14:50:08

经常在复用IP的时候都会遇到某些功能在当前系统中不需要了,比如一些测试模式等,这时候就可以将输入port接到无效值,将输出悬空就可以了,不影响你需要保留的功能.但在这样做的时候一定要保证你这部分功能确实是不用了,综合的时候会将相关逻辑综合掉.

ddcl · 发表于 2008-5-16 09:27:46

ddddddddddddddddddddddddddddddddddddd

michael_xue · 发表于 2008-5-16 13:15:41

应该没问题！

输入不可悬空，输出可悬空