verilog设计遇到的问题，请大牛指导

gjb649666926

求助。。。
    最近在写一个verilog代码，涉及到两个fifo，fifo的一端分别用来接收读命令和写命令，两个fifo是相互独立的，fifo的另一端用来取出读或者写命令，然后执行相应的命令，但每次只能执行一条命令。
    现在遇到的瓶颈就是，如何去控制取读命令被取出的顺序来达到读写命令被取出来的顺序相对均衡？也就是不会造成一直取读命令而压着写命令，或者一直取写命令而压着读命令。
    我一开始想到的是给fifo设定相应的阈值，后来想想也不完善，，，
    希望各位高手，版主，大牛，强人给予指导和提示，不胜感激。

hiloco

回复 17# gjb649666926


   修改了一下避免了其中一个fifo空的时候浪费时间等待，直接跳转到另一状态

gjb649666926

回复 16# hiloco


    多谢，这个仲裁方法看起来还算合理，我可以参考参考

hiloco

看看这样满足你的要求不

每当执行电路空闲的时候启动一次仲裁，

case(current_state)
READ: if ((rdcnt==`RD_TH)&&(wrop_fifoemp==0))
                next_state = WRITE;
           else if ((rdop_fifoemp==1)&&(wrop_fifoemp==0))
                next_state =WRITE;           else
                next_state =READ;
WRITE: if ((wrcnt==`WR_TH)&&(rdop_fifoemp==0))
                next_state =READ;
             else if ((wrop_fifoemp==1)&&(rdop_fifoemp==0))
                next_state = READ;
             else
                next_state =WRITE;
....................

`RD_TH和 `WR_TH 就是权重，如果两个fifo都非空那个，就会按照这个比例来执行
其他自己看着办吧

gjb649666926

回复 13# chen851112


        非常感谢你的解答，不过你可能还没有完全理解我的意思。
    希望能和你继续深入讨论，我的qq，649666926，希望能加你好友！

gjb649666926

回复 13# chen851112


        非常感谢你的解答，不过你可能还没有完全理解我的意思。
    希望能和你继续深入讨论，我的qq，649666926，希望能加你好友！

lyreason

看读写命令的比例，用权重仲裁的方式

gjb649666926

回复 4# wide_road


    我现在遇到的难点就是怎样去安排读写命令执行的顺序。。。。采能使得读写命令的执行看起来比较均衡。。。
    补充一下我这个设计的结构：涉及到两个fifo,分别是wfifo和rfifo，
                                        wfifo的一端用来push进write命令，另一端pop出write命令用来执行；
                                        rfifo的一端用来push进read命令，另一端pop出read命令用来执行；
                                        两个fifo的进命令的那端可以任意的push命令进去，只要fifo没满。

gjb649666926

回复 6# neoitachi


    轮训我试过了，达不到要求，而且轮训的话不能够做到读写优先级一样，设计的基本要求是读优先级比写优先级高，然后还不能让读一直压着写，同事也不能让写一直压着读

gjb649666926

回复 3# chen851112

能不能详细一点？我现在就是需要一个比较合理的pop出读写命令的规则，从而使得两个fifo里面的读写命令能够比较均衡地被取出

neoitachi

最简单的方法就是轮询，谁都不会漏。但没有优先级。