如何调整CPPLL的输入信号使得锁相环锁定？

dandeliongyy

一般CPPLL的系统瞬态仿真的结果如下图：

为什么我仿真的结果是下面这个样子的？没有锁定吧？怎么调节呢？参考信号Ref的周期应该调大还是调小呢？试了很多次都还是不行~

835841281

   

dandeliongyy 发表于 2013-5-24 21:46
现在出现一个新问题：之前PLL系统仿真结果是：

但是上面这个PLL对应的环路滤波器的相位裕度（如下图，不在 ...

你好，请问最后一张图仿环路用的什么软件押？

icuser_zhul

回复 13# dandeliongyy


   我也与楼主遇到了同样的问题， 请问楼主这个问题是怎么解决的呀？
谢谢~

yylyyli

回复 10# dandeliongyy


   电容是不是有点太大了啊  滤波器引入的极点1/R1C2比环路带宽还要大  相位裕度不会太好的

yunsgao

回复 1# dandeliongyy


   哥们你这是ADS仿真吗？请问你的具体模块是用什么做的？晶体管搭的吗？

dandeliongyy

最后两个图重复的

dandeliongyy

现在出现一个新问题：之前PLL系统仿真结果是：

但是上面这个PLL对应的环路滤波器的相位裕度（如下图，不在45-60之间）



所以我修改了一下环路滤波器的参数，得到的PLL系统仿真结果和相位裕度结果如下两图：


相位裕度满足了，为约48.3度，但是系统仿真VCO控制端的控制电压过阻尼好像不太明显，需要吧阻尼调明显一点吗？

就像下面这个图一样，凸起大一点（画圈部分）：

dandeliongyy

回复 11# mcgrady


    我将仿真时间加长进行再仿真，发现PFD两输入信号的相位差减小了，几乎为0。

mcgrady

电荷泵充放电电流非匹配？ 还是滤波器漏电？或是其它

dandeliongyy

回复 9# garfield.liu


       你好，我减小了环路带宽（增加电容大小）后仿真结果变好了（如下图），
    但是PFD的两输入信号总相差一个固定的相位差，该如何减小这个相位差到零呢？
   （ 放大Vc可以发现15us之后Vc虽然稳定了，但还是存在微小的抖动）
    Fref=62.5MHz；
    Icp=97.64uA；
    R1=20k；
    C1=0.8nF；
    C2=0.06nF；
    Kvco=466.7MHz/V；
    N=32
    VCO中心频率：2.016GHz；
    电源电压：1.8V

garfield.liu

楼主，暂时别看transient。
你把各环路参数贴出来给大家看看。

Fref、Icp、R1、C1、R2、Kvco、feedback divider N