cadence 两次仿真结果不一样

xibeizi314159 · 发表于 2009-9-9 17:02:18

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一样的电路,一样的仿真状态.头天晚上做了一次仿真,结果正常,第二天再来仿真的时候结果就大不一样了.郁闷.请问各位大侠有没有遇到这种问题,该如何避免.

mark231 · 发表于 2009-9-22 01:13:39

initial condition should be set

hsh22 · 发表于 2009-9-21 23:31:25

遇到过，可能是软件的嵌套命令太多了，会出错，要多refresh一下

nero007 · 发表于 2009-9-21 22:06:03

hehehe hehehe

black_lotus · 发表于 2009-9-20 19:38:16

绝对不允许这种情况再次发生。

tianruo · 发表于 2009-9-20 18:12:57

如果什么都没有变的话应该不会出现这样的情况，可能中间那个环节你改变了，只是自己没有意识到。

leiyutian001 · 发表于 2009-9-20 14:46:40

把你之前的仿真结果删除，通常是在"~/simulation" 下面的，然后重新加入库，再跑；

这种问题偶尔会遇到，所以，别着急，看看错误在哪里，我想早期发现错误应该比晚期发现好；另外，我想如果你确定你的电路没问题，仿真结果小的差异也不代表什么

dipper13 · 发表于 2009-9-20 08:43:25

感谢楼主分享

goodstudy1 · 发表于 2009-9-20 00:24:33

重启服务器

nathanee · 发表于 2009-9-17 23:10:25

initial condition may help

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