FPGA内信号等长，怎么加约束？

cuizehan · 发表于 2010-9-26 10:30:07

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有一组输入信号，我希望从IPAD到第一级寄存器之间的延时尽可能一致。

请问该怎么加约束？

nan123chang · 发表于 2010-9-26 12:23:56

作为输入信号，可以使用PAD内的REG，这样延迟就相差无几了。
也可以尝试设置max delay/min delay约束.

cuizehan · 发表于 2010-9-26 13:31:11

本帖最后由 cuizehan 于 2010-9-26 14:34 编辑

作为输入信号，可以使用PAD内的REG，这样延迟就相差无几了。
也可以尝试设置max delay/min delay约束.
nan123chang 发表于 2010-9-26 12:23

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这个是指IOB内的REG吗？

以前只知道有maxdelay约束，不知道还有mindelay约束，我先试下。

cuizehan · 发表于 2010-9-26 14:18:34

作为输入信号，可以使用PAD内的REG，这样延迟就相差无几了。
也可以尝试设置max delay/min delay约束.
nan123chang 发表于 2010-9-26 12:23

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感觉min delay 被忽略了，时序分析并没有分析mindelay的路径，如果只设置maxdelay的话，设到1.0ns就不能满足了，设到1.5ns的话，max为1.431ns，min为0.554ns。

cuizehan · 发表于 2010-9-26 14:23:14

回复 2# nan123chang

如果把第一级寄存器放到IOB中感觉还有点问题，从第一级寄存器到第二级寄存器的周期约束可能会满足不了，是不是因为IOB到CLB的连线太长了？

nan123chang · 发表于 2010-9-26 18:23:33

400M对于单端的信号，频率是很高的，一般都采用特殊协议。到这个频率和之上，我们一般是采用LVDS。这个有待研究。

“如果把第一级寄存器放到IOB中感觉还有点问题，从第一级寄存器到第二级寄存器的周期约束可能会满足不了”这个我觉得不会。

cuizehan · 发表于 2010-9-28 09:30:46

回复 6# nan123chang

这个确实成了关键路径，我也很纳闷，而且我再中间多加了几级寄存器，以往来提高频率，效果也不理想，从IOB到第二级寄存器总是会成为关键路径。

hllyh · 发表于 2010-9-28 10:18:06

如果频率很高，只加约束很难解决问题，还是扩展位宽比较简单。

nan123chang · 发表于 2010-9-28 13:26:17

回复 7# cuizehan

你这个问题的条件太含糊。如果真的跑到很高的频率，那你的clk怎么来的？跟随data还是CDR？
用的接口标准是什么？容易处理的方法是用megafunction来串转并，这样FPGA内部的clk不至于跑的太高。

古城 · 发表于 2010-10-12 09:20:47

学习……

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