FPGA内信号等长，怎么加约束？

kyoiwaiah · 发表于 2010-10-13 09:09:12

8错8错的

zhouhh1023 · 发表于 2010-10-15 22:09:12

都是高手，我都没涉及过这些，都只是编个程序，做的都是皮毛！！！

cuizehan · 发表于 2010-10-16 11:15:17

回复 9# nan123chang

接口是DDR3接口，400MHz时钟是直接从主板上引过来的。

问题已经解决，发现跟HDL代码的书写有一点关系。

我要求等长的那一组信号，在物理引脚上比较分散，如果我在引脚定义的时候就把它们定义为一组，并且其后的寄存器也定义为一组，那么布局布线的时候，就会尽量早的把它们汇聚到一次，这就导致了关键路径。

如果我在引脚定义的时候，不定义为一组，而分开单独定义，加了几级寄存器之后，再定义为一组，布局布线的时候，就会直到我定义为一组的时候才把它们汇聚起来，关键路径就消除了。

suntou · 发表于 2010-10-16 17:57:07

学习……

nan123chang · 发表于 2010-10-18 08:18:39

回复 13# cuizehan

这个我没有想到。谢谢，学习了。

edwardk · 发表于 2018-12-24 16:13:20

学习中。。。。。

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