用verilog实现类似于74161功能.仿真时出现问题了

luffy_m@163.com · 发表于 2014-4-6 20:05:44

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module count(out,data,load,reset,clk,ep,et);
input load,reset,clk,ep,et;
input[3:0] data;
output[3:0] out;
reg[3:0] out;
always @(posedge clk or posedge reset)
begin
if(reset) out<=0;
else if(load) out<=data;
else if(ep&&et) out<=out+1;
else out<=out;
end
endmodule

luffy_m@163.com · 发表于 2014-4-6 20:06:41

求助。。。。。。

luffy_m@163.com · 发表于 2014-4-6 20:10:48

新人感觉没有爱了

ben5430 · 发表于 2014-4-7 05:24:32

這樣寫不是很好，不過基本上功能應該是沒問題的。

linuxman · 发表于 2014-4-10 20:29:20

load, ep,et到放到always內吧．．．always @(posedge clk or posedge reset or load or ep or et)

[求助] 用verilog实现类似于74161功能.仿真时出现问题了

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