关于处理器设计中使用latch而不是触发器的提问

Praining · 发表于 2013-8-23 14:43:41

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这几天听说处理器的设计中使用的电平触发的latch，那么如何来保证芯片中数字信号的时序？为什么要使用latch而不是触发器？是不是可以减小延迟？latch使用后会不会面临严重的毛刺问题？latch可以运用在其他数字电路中吗？

Praining · 发表于 2013-8-23 19:35:22

没有人回答吗？各位大神呢？好无助啊。。。

朱立平 · 发表于 2013-8-27 22:30:50

要用一般register (flip flop, edge trigger) 你用latch 後 synthesis 與 APR 後會難調clock tree

Praining · 发表于 2013-8-28 13:32:09

回复 3# 朱立平

thanks

朱立平 · 发表于 2013-8-29 10:43:54

latch的好處是面積小但是還是用flip flop比較安全

manchipsky · 发表于 2013-9-7 02:33:32

合理的latch可以改善timing，解决速度上得瓶颈

andy2000a · 发表于 2013-9-12 23:22:11

latch 很多是沒帶 reset ..一開始會不會有 unknow state ?

archillios · 发表于 2013-9-25 16:07:40

latch也是时序器件，只是时序分析比FF略复杂，市面上的EDA工具处理的不好。
latch的好处是面积小、速度快，可以用在处理器最核心的运算电路。在手工版图时代，latch应用很广泛。

lymrlym · 发表于 2013-10-12 08:09:51

LATCH的主要好处是面积小，功耗小，单对设计要求提高了很多，要对整个时序很有把握的情况下才能用。

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