亚稳态问题如何解决，请大侠们帮忙

diyangguang

有下面的代码：
always（posedge clk）
begin
    case（select）
      2'b00 、2’b11： reg1 <=2'b11;
      2'b01 、2’b10:  reg1 <=2'b10;
end
上述代码中select来自时钟域clk1，且clk和clk1不是同源时钟，请问当select出现亚稳态现象时，reg1的输出是什么？请大侠帮忙。

jacobshen

这个代码不该这么写
wire [1:0]  reg_tmp =  ^select ?  2'b10 : 2'b11;

reg _tmp 在clk时钟域双dff同步下就可以了

smmaxl

select出现亚稳态，那reg1是啥谁也不清楚了。直接这样做的话，那就是亚稳态的传播了，reg1可能也是亚稳态，也能是任何值。

diyangguang

谢谢3楼的兄弟 受教了