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[求助] Verilog LE RAM 问题?

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nono2000

发表于 2012-11-21 22:11:21 | 显示全部楼层 |阅读模式

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x

如果clk上延后, wen 与 ren 都为 1 时,d是否等于q?

always@(posedge clk) begin
   if (wen)
      data[addr] <= d;
   end

always@(posedge clk) begin
   if (ren)
      q <= data[addr];
   else
      q <= 8'b0;
   end

always

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