soc做PR的时候，via阵列如何优化才能不违例？

chenniao · 发表于 2012-4-28 16:37:07

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本帖最后由 chenniao 于 2012-4-28 17:46 编辑

RP后，发现power vdd与trail相交接的地方打的VIA阵列不满足LEF规则要求，尤其是阵列VIA2（via between metal2 and meal3）的最外行和列与metal2的间距不满足最小0.2um的要求。这个应该如何优化呢？在哪个阶段设置？谢谢！

icfbicfb · 发表于 2012-4-28 22:51:07

改lef， VIARULE VIA2ARRAY GENERATE 的地方进行修改，
直到drc 去掉为止

[求助] soc做PR的时候，via阵列如何优化才能不违例？

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