[已解决]set_input_delay的时间设置

yubw

路过 看看

jianqiang189

wlyj000 发表于 2012-3-29 11:52
回复 17# estyzq

input delay 是对 chip 或者block 外部的 data path delay 的预估，一般采用 70/30 原则：input delay 设置为 clock period 的 70%，这样留给内部的就是 30%，具体可以根据自己的项目需求来改。
如果 input delay 太大，容易导致 input-> regsiter  的 setup 无法满足，后端工具会将 input-> register这段 data path 强行压短，可能引起局部cell 密度过高；
如果 input delay 太小，约束过于宽松，input-> regsiter 这段data path的delay可能会比较大，与其他模块或者chip 拼接后就容易出现setup问题

唐三彩骆驼

路过，学习学习

huguomin654321

学习了，谢谢

唐三彩骆驼

借楼一问：
按照大家外部70内部30的设置方法， 那是不是外部延迟有大概率是悲观估计，也就是说外部延迟很有可能达不到时钟周期的70%。如果这样的话，对于setup检查来说，这么设置基本是没有问题的，因为delay是悲观估计的，但对于hold检查来说，这种设置是乐观估计的，那会不会在实际工作中，大概率在端口处出现hold违例的情况呢？

enjoy545352

学习了