[已解决]set_input_delay的时间设置

Alicezw · 发表于 2013-3-28 09:30:23

回复 30# cxj2010

哦，明白了。这个设置是有什么说法还是经验值？
谢谢！

cxj2010 · 发表于 2013-3-28 14:10:15

回复 31# Alicezw

经验值

Alicezw · 发表于 2013-3-28 15:59:42

回复 32# cxj2010

哦，好的，谢谢！

rlatnrud0310 · 发表于 2013-5-14 00:37:46

学习了！！

boliyu1987 · 发表于 2013-5-31 21:10:57

这个设置是不是可以根据顶层时序要求设定啊？

williamliwei · 发表于 2013-10-29 20:17:57

70%.....

small_wood · 发表于 2013-12-4 18:08:07

大家好，我是新人。。

关于set_input_delay, 我有点概念上的混淆，比如说按照70/30来设置，是不是意思就是从input到第一个DFF给30%xclk_period的时间，所以data有足够的时间到达DFF的D端而不至于timing violation?

我困惑的问题是这个设置是不是建立在data在外部从clk的上升沿开始传送？那如果我们从AWG生成一个信号输入给芯片，这个信号的变化本身如果很接近clk active edge. 这样是不是不管set_input_delay等于几都不安全？那这种情况需要在design里面怎么避免呢?

小小灵魂208 · 发表于 2014-4-1 09:23:16

新手，学习一下。

yi4105635 · 发表于 2016-1-11 15:40:39

回复 26# 无乐不作

同问，请问您解决了你的问题了吗？我目前也有个纯组合逻辑在综合，顶层也要调用它，因为直接综合实践太慢，迭代次数会很多，所以希望直接将组合逻辑综合成ddc，然后顶层直接read就好。但是在纯组合逻辑的时候设置了虚拟时钟vclk，那么这时候input_delay和output_delay都设置为了0。主要我也不知道该设成多少，请问您有什么建议吗？

mch_ee · 发表于 2016-8-17 21:21:37

学习了~

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