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[求助] [已解决]set_input_delay的时间设置

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发表于 2011-9-6 14:50:07 | 显示全部楼层 |阅读模式

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本帖最后由 estyzq 于 2012-2-9 19:06 编辑

在dc中设置set_input_delay和set_output_delay的时间长度的依据是什么?有什么经验性的设置建议吗?
发表于 2011-9-6 18:55:09 | 显示全部楼层
没有什么经验性的建议。关键还在你自己的芯片设计。这个时间和IC的时钟周期,连接该IC的外部电路延时有关。
 楼主| 发表于 2011-9-6 20:40:17 | 显示全部楼层
回复 2# ic_qiand


    是的,但问题在于如何确定外围电路的延时,从而确定这个值的大小,在外围电路的延时不太清楚的时候,有没有什么一般性的设置值
发表于 2011-9-6 20:56:03 | 显示全部楼层
回复 3# estyzq


    这个值设置的意义在于,让DC到第一个DFF之前还有多长的路径余量。所以我一般的做法都是,尽量将这个余量设置的小一些,免得这一拍里面会有太多的逻辑。同时我觉得,条件允许的时候,对输入的信号立刻用一个DFF来采样是个不错的习惯。

    另外,设计芯片,对外围电路的理解是必不可少的,你总要知道,你个这个IC用在哪儿吧?典型的应用电路应该是有的,延时是好估计的。剩下来得就是PAD的延时啊,之类的,都是可查的。
发表于 2011-9-6 21:14:19 | 显示全部楼层
我一般是设置成时钟周期的 30%左右
发表于 2011-9-6 22:25:43 | 显示全部楼层
set_input_delay/output_delay  是设置外面的delay, 从而保留芯片内部的IO delay来约束
input io 到flop和flop到output port的delay,

一般紧约束为外面留70% , 里面留30% ,但实际上有些port要调整,不是每个port都需要一样的值 ,

set_input_delay  [expr 0.7* $clk_period ]  -clock $clk  [all_valid_inputs]
set_output_delay  [expr 0.7 * $clk_period ] -clock $clk [all_outputs ]
发表于 2011-9-7 12:12:41 | 显示全部楼层
没经验, 因为每个芯片的应用场景不一, 外围条件不一样, 问问PCB工程师,看看板级的要求。
发表于 2011-9-15 17:45:34 | 显示全部楼层
这个值的设定,取决于外部电路的具体情况,例如输入电路输入信号的数据与时钟相位关系让设计的芯片更有效的接收,输出的信号让相关的接收信号最好的接收数据,特别注意!
发表于 2011-10-22 15:16:28 | 显示全部楼层
发表于 2011-10-22 19:16:04 | 显示全部楼层
70/30 是一般的规则,可以自己改的
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