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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于serdes中PLL，CDR的 jitter peaking的问题
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楼主: shaolongliu.pku

[讨论] 关于serdes中PLL，CDR的 jitter peaking的问题

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yishuibihan
发表于 2024-4-22 17:09:54 | 显示全部楼层


depend135 发表于 2011-1-16 02:02
回复 14# ipmsn5


请教一下，如果是相位插值型的CDR，插值码刚变化对应的那一个周期会偏掉很多，也即相位不能平滑切换，这也会导致一个很大的抖动，请问这个问题有什么好的解法吗？
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