求指正verilog测试代码错误

bruce2246 · 发表于 2010-5-15 13:53:42

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verilog代码如下：

`timescale 10ns/1ns
`define period 1
module debounce_tb;
reg clk,rst,key_in;
wire key_out;

always #`period clk=~clk;

initial
   begin
         clk=0;
         rst=1;

         #5 rst=0;
         #10 rst=1;

         #10 key_in=1;
         #100000 key_in=0;

         #100 key_in=1;
         #600000 key_in=0;

         #10000 $stop;
   end

debounce_key dbk(clk,rst,key_in,key_out);

$monitor($time,,,"clk=%b,rst=%b,key_in=%b,key_out=%b",clk,rst,key_in,key_out);

endmodule

用modelsim编译时提示一个错误Error: D:/Program Files/modelsim/examples/debounce_tb.v(29): near "$monitor": syntax error, unexpected "SYSTEM_IDENTIFIER"

看了半天感觉没错误啊，求高人点拨~~~