差分时钟及PLL输出时钟约束

Rainbowdawn · 发表于 2024-9-10 13:55:11

FPGA采用差分时钟输入，接到了使用Vivado生成的PLL模块，在该IP生成时定义了输入与输出频率，使用Vivado进行综合及实现时，应当怎么进行差分时钟及PLL输出的时钟的约束(.xdc)，以差分输入时钟及PLL输出时钟均为10MHz为例

Rainbowdawn · 发表于 2024-9-11 10:02:16

zero_0 发表于 2024-9-10 16:42
差分时钟只定义在P端口即可
create_clock -period 100 -name ref_clk -waveform {0 50} [get_ports P]

谢谢大佬

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