差分时钟及PLL输出时钟约束

Rainbowdawn

FPGA采用差分时钟输入，接到了使用Vivado生成的PLL模块，在该IP生成时定义了输入与输出频率，使用Vivado进行综合及实现时，应当怎么进行差分时钟及PLL输出的时钟的约束(.xdc)，以差分输入时钟及PLL输出时钟均为10MHz为例

zero_0

差分时钟只定义在P端口即可
  create_clock -period 100 -name ref_clk -waveform {0 50} [get_ports P]

PLL生成时钟在IC里一般都是认为与reference clock异步的，直接在输出pin使用create_clock即可；
  create_clock -period 100 -name pll_clk -waveform {0 50} [get_pins PLL/CLKOUT]
如果在FPGA里与reference clock做成同步，那就是create_generated_clock：
  create_generated_clock -name pll_clk -source [get_ports P] -master_clock ref_clk -multiply_by 1 [get_pins PLL/CLKOUT]
  

Rainbowdawn

zero_0 发表于 2024-9-10 16:42
差分时钟只定义在P端口即可
  create_clock -period 100 -name ref_clk -waveform {0 50} [get_ports P]

谢谢大佬