数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 3 |主题: 30964|排名: 12

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请问，verilog文件和vdhl文件能不能放在一起进行综合？	Glenguo 2004-12-24	42341	jingli888ca 2005-7-23 15:13
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