请高手解答几个关于Verilog的问题

quxunzheng · 发表于 2006-9-11 09:04:45

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请高手解答几个关于Verilog的问题

以下都是夏宇闻Verilog数字系统设计教程中的例子，有几点疑问，请大侠帮忙
1。always @(posedge clk or posedge clr)
   begin
                  if(clr) q<=0;
                  else if(en) q<=d;
   end
  其中， elseif（en）中的en是什么意思？？？
2.在按位取反中的例子
rega='b1010;//rega的初值为'b1010
  rega=~rega;//rega的值进行取反运算后变为'b0101
那个'b1010是否应该是默认的32位(或更高)呢？如果是，按位去反后的答案是不是错了？
谢谢

yinchyang · 发表于 2006-9-11 09:14:43

1。那个en就是触发器翻转的条件，相当于en=0,q的值保持不变，en=1,d的值存储到q
   当然你可以写成
   if(clr)  q<= 0;
   else  q<= en? d:q;
   这样意思明确一些
2。首先这种写法很不好，因为不够清晰，书上列出来只是为了说明语法，
   建议写代码的时候，全写成4'b0101之类的。
   我的印象，编译器先把'b1010当成32位的，高位补零，然后付给rega的时候，根据
rega的宽度从低位取。
不知道rega的定义是不是4位，如果是，按位取反没有问题。

quxunzheng · 发表于 2006-9-11 09:58:41

谢谢您说的很明白了 ^_^

zhide1983 · 发表于 2006-9-11 14:50:04

其实两个边沿触发不好吧

yinchyang · 发表于 2006-9-11 15:32:05

It is the difference between sync reset and async reset.

realplayer · 发表于 2006-9-11 18:15:29

不知道的说，呵呵

quxunzheng · 发表于 2006-9-11 19:50:15

4楼大侠，sync和async是什么意思？？？能说的具体点吗？？？Thank you^_^

yinchyang · 发表于 2006-9-11 22:35:13

对不起，我白天在的地方没有办法敲中文，
其实就是同步和异步的意思。
不好意思。

aprilwgp · 发表于 2006-9-12 10:00:13

解释的好清楚！：）

赞

cat-floating · 发表于 2006-9-12 10:11:18

1。en代表触发器使能端
2。建议前面写清楚位数

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