数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31229|排名: 9

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求助ALTERA 的IP CORE	wszld 2004-6-29	63144	killsuns 2009-12-14 20:13
q2生成的pll输出时钟为什么有不应该的相位差？	becoll 2009-12-11	33302	becoll 2009-12-14 17:57
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如何将MAX2的cpld引脚设为高阻？？？	dapeng901 2006-3-23	24583	xiongherui 2009-12-14 10:10
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DCM时钟输出后仿真延时的问题	narcissist 2009-11-29	23397	narcissist 2009-12-12 11:39
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求格雷码计数器	liuji186 2009-12-11	02069	liuji186 2009-12-11 22:26
基于红外线微波探测技术报警系统设计	fanzm 2009-5-8	15371	西西南海 2009-12-11 16:28
用synplify综合Xilinx的core后为什么在Technology view中看不到相应的模块？	becoll 2009-12-10	12484	becoll 2009-12-11 09:29
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