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楼主: ruiruio4

[求助] 可综合模块中的for循环

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发表于 2009-12-31 17:19:47 | 显示全部楼层
首先说明下for  while是动态解析的函数,也就是在执行的时候来判断其中的参数是否满足条件。
编译的时候不做处理,直接作为一个类存下来。后端用来仿真或综合取决于参数是否为常量,如果i为常量,我认为是可以综合的。i为变量当然就是行为级的描述,不能综合。对于仿真,for的执行过程应该与c中一样,及在运行时判断。 对于不同的编译器处理方法可能不同,所以不建议在RTL级写for。 如果想用重复申明连线或重复使用实例时,用generate可以进行综合。原因是,generate的循环数一定为常量,就像for中i<固定值。这样编译的时候就可以拆开成相应的模块。
发表于 2010-1-3 22:05:48 | 显示全部楼层
aaaaaaaaaaaaaaaaaaaaaaaaa
 楼主| 发表于 2010-1-11 11:29:49 | 显示全部楼层
11# 4k_hhc

你说的generat是 在VHDL 里面啦,在verilog 里面好像没有吧
发表于 2010-1-11 14:30:50 | 显示全部楼层
或者你可以这么理解:Verilog中的for循环和汇编里面的伪指令是一样的,只是辅助性质的,最后都会被替换掉。
发表于 2010-1-11 14:49:41 | 显示全部楼层
在这里看大家讨论,收获了好多!
发表于 2010-1-11 18:34:21 | 显示全部楼层
FOR 循环综合出来的就串行结构的东西
发表于 2010-1-12 09:41:17 | 显示全部楼层
xuexi.......
发表于 2010-1-12 22:24:21 | 显示全部楼层
做验证的时候可以用点,
还有就是初始化寄存器,
其他时候还是不要用吧
虽然现在的工具能够综合,
还是小心点好
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