将50MHZ分频到19.2KHZ

X6J6P6

请各位大虾帮忙，如何将50MHZ的时钟分频到19.2KHZ啊？小弟先谢谢了！

X6J6P6

怎么没人回啊，求求各位大虾了，我要弄不出来，老板得杀了我啊，

billwaston

把方法告诉你吧：50M/19.2K除下来是个小数,你可以这样干.假如是a.b那么你就把他看成m次a分频，和n次a+1次分频，如果你要占空比必须是50%的话，那么把最靠近a的两个偶数作为分频系数，至于这两次分频个分多少次能凑够19.2你列个方程解个。然后把这两种分频，打匀。从宏观上，你能得到1秒钟19.2K的频率了。。。

handsomehhj

小数分频吧

zhouliang

绝对可以，仿真通过：
module Devided(_50MHzOut,_19_2KHzOut);
input _50MHzOut;
output _19_2KHzOut;
reg _19_2KHzOut;
reg[12:0] Q;
always@(posedge _50MHzOut)
if (Q==13'd1301)
begin
Q<=13'd0;_19_2KHzOut<=~_19_2KHzOut;end
else Q<=Q+1'b1;
endmodule

极品飞车10

楼上程序加上tb
`timescale 1ns/1ns
module Devided(_50MHzOut,_19_2KHzOut);
input _50MHzOut;
output _19_2KHzOut;
reg _19_2KHzOut=1'b0;
reg[12:0] Q=13'b0;

always@(posedge _50MHzOut)

         if (Q==13'd1301)
                begin
                        Q<=13'd0;
        _19_2KHzOut<=~_19_2KHzOut;
                end
   else Q<=Q+1'b1;
endmodule



`timescale 1ns/1ns
module test;
reg _50MHzOut;
wire _19_2KHzOut;
initial
        begin
                 _50MHzOut = 1'd0;
                  # 100   $stop;
        end

always

          #10 _50MHzOut = ~_50MHzOut ;       

Devided Devided_1(._50MHzOut(_50MHzOut),._19_2KHzOut(_19_2KHzOut));

endmodule

TiGX

楼上说的对

zhww722

..............

kuangjianghua

除不尽的啊，billwaston 的方法不错

zhouliang

按billwaston的方法，50M/19.2K=2604.17   采用2604/2605分频  
累加数为100-17=83  程序如下：
//2604分频电路
module fd2604(clkin, clkout);
input clkin;
output clkout;
reg clkout;
reg[12:0] q;
[email=always@(posedge]always@(posedge[/email] clkin)
begin
begin
if(q<2603)
q<=q+1;
else
q<=0;
end
clkout<=q[11];
end
endmodule
//2605分频
module fd2605(clkin, clkout);
input clkin;
output clkout;
reg clkout;
reg[12:0] q;
[email=always@(posedge]always@(posedge[/email] clkin)
begin
begin
if(q<2604)
q<=q+1;
else
q<=0;
end
clkout<=q[11];
end
endmodule

//2604/2605分频
module fd26045(clkin,clkout);
input clkin;
output clkout;
reg clkout;
reg[7:0] a;
wire clkout1,clkout2;
fd2604 fd26041(clkin,clkout1);
fd2605 fd26051(clkin,clkout2);
[email=always@(posedge clkin]always@(posedge clkin[/email])
begin
if(a<100)
begin
clkout<=clkout2;
a<=a+8'd83;
end
else
begin
clkout<=clkout1;
a<=a-8'd100;
end
end
endmodule