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查看: 3284|回复: 6

[求助] 求助关于时钟以及并串转换的问题

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发表于 2010-1-5 07:05:05 | 显示全部楼层 |阅读模式

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大家好
    我最近在做一个项目,需要用到一个时钟分频器,主时钟为6.144Mhz,需要分频进行一次16分频,把频率降到384000Hz,然后还需要分别进行三次的2分频(分别供给四个模块),最后出来的是48kHz的24位输出信号。这个输出是并行的,然后还需要做一个并串转换的过程。我没有这方面的经验,基本的分频以及并串的代码没有什么问题,但是不知道在实际当中使用会遇到什么问题,需要注意些什么,谢谢了
 楼主| 发表于 2010-1-5 19:50:49 | 显示全部楼层
自己顶一下,等待中
发表于 2010-1-5 22:26:07 | 显示全部楼层
如果在FPGA里面实现,建议不用重新产生时钟.用clock enable的方法做.因为你的主时钟才6M左右.做什么逻辑都可以了.
这样简单,不容易错.
 楼主| 发表于 2010-1-6 08:52:03 | 显示全部楼层
谢谢了哦
发表于 2010-1-6 23:54:07 | 显示全部楼层
3楼回答正解
 楼主| 发表于 2010-1-11 08:42:55 | 显示全部楼层
谢谢,大概有思路了
发表于 2010-1-11 14:32:11 | 显示全部楼层
支持3楼
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