在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
[求助] DC下designware能生成自定义大小的ram么? liuufo85 2013-1-31 72936 mangotango 2015-5-4 14:42
[讨论] xip weiminxiongqi 2015-5-4 01730 weiminxiongqi 2015-5-4 14:34
[求助] 求科普-输入延时小于一个时钟周期 似水如烟 2015-4-14 33224 似水如烟 2015-5-4 10:46
[讨论] Xilinx FIR核的path和channel 1074190665 2015-5-4 02223 1074190665 2015-5-4 10:43
[求助] Verilog中数字不指定位宽与数制,综合时会出问题么  ...2 taku2006 2014-4-28 1312284 xyd237529 2015-5-4 10:12
[讨论] 针对老牛一样慢的仿真,如何把多核的优点发挥出来(讨论) 小丫 2012-8-30 84430 chipless 2015-5-4 09:24
[求助] modelsim激励能显示,但输出没变化 504777571 2015-5-3 01689 504777571 2015-5-3 17:55
[资料] FIR滤波器相关的论文,很全哦 wang1231987 2015-4-20 62584 trager 2015-5-3 15:34
[求助] 新手提问,关于由已设计模块构成更高一层模块 布衣江南 2015-5-3 52625 xyd237529 2015-5-3 12:47
请问synopsys_dc2003.12_linux的license应该怎么设置呢? bjzhaoxh77 2004-9-24 18646 mangotango 2015-5-3 06:16
[求助] 求助如何实现循环码编译码 georgefz 2015-4-21 31964 hawer 2015-5-2 23:45
[求助] 模块有双向接口 生成qxp网表文件时报错 csyyj 2015-4-30 22481 hawer 2015-5-2 23:41
[求助] 求助:用JTAG连接 zC706 与主机时,识别不了JTAG jinwenquan1214 2015-5-1 13696 hawer 2015-5-2 23:40
[求助] system verilog 代码请教 阳光小懒虫 2015-5-1 22612 hawer 2015-5-2 23:39
[活动] IC咖啡北京站线下硬件沙龙[北京]  ...2 北京IC咖啡 2015-4-19 1313233 zzsok 2015-5-2 22:16
[求助] linux下ISE编译map时出现问题 mhf108 2015-5-2 11585 zzsok 2015-5-2 22:15
[求助] perl 在FPGA中的应用例子 冬天之后 2015-4-20 42616 jiayouhq 2015-5-2 15:30
[求助] 板级调试时,rom读不出数据 langyun 2015-5-2 03833 langyun 2015-5-2 10:25
[求助] Xilinx LUT的INIT属性 xduryan 2015-4-29 33410 夕阳西下 2015-5-1 21:49
[求助] 求助:后仿,出现点问题,求懂得后仿的大神,给指点讨论,本人在读硕士,水平有限 redleaf1988 2015-4-24 93967 redleaf1988 2015-5-1 17:09
[求助] 急求sokit TCP/UDP 数据包收发测试(调试)工具 chenlidong 2015-4-27 42593 chenlidong 2015-4-30 21:05
[求助] Verilog 程序理解问题 关于状态机 qiuyechenxing 2015-4-30 22686 qiuyechenxing 2015-4-30 20:38
[求助] 明天要面试DFT的岗位,一般会问什么问题? zhuyuefeng2009 2015-4-29 32586 A1985 2015-4-30 16:30
ISPSD 2014论文有没有谁要的?电力电子方面的 linisan 2014-7-11 53523 andy2000a 2015-4-30 14:48
[求助] matlab里面的hdl coder  ...23 paradoxfx 2010-3-6 298003 菜鸟要飞 2015-4-30 13:44
[原创] 语序问题 P31014036 2015-4-27 52409 P31014036 2015-4-30 13:38
[原创] verilog 的重大BUG murphy522 2015-4-30 22597 A1985 2015-4-30 13:14
[求助] Verilog中怎样把一个变量赋值成全1? kekeguda 2014-7-18 711210 lin116 2015-4-30 10:54
[原创] 请教数字IC设计,数字前端和后端之间有做timing分析的,请问这个职位未来有发展吗 夜风恋明月 2015-4-29 53445 A1985 2015-4-30 09:56
[原创] 没有写出sdf文件 周建伟 2015-4-29 12201 alyssa_injd 2015-4-30 09:27
[求助] 【新人求助】求大神们帮忙a 佳佳佳 2015-4-29 21955 alyssa_injd 2015-4-30 09:11
[求助] Xilinx FIR IPcore 系数重载问题  ...2 1074190665 2015-4-14 1311424 longyoyo24 2015-4-29 20:26
[求助] 请教一个ISE约束的问题 - [已解决] linghuqiubai 2015-4-28 42788 linghuqiubai 2015-4-29 19:11
请问always@(*)是什么意思,任何事件触发?  ...2 lsen_119 2007-12-4 1413395 似水如烟 2015-4-29 16:42
[求助] verilog导入cadence无法生成symbol,小女子在此谢过了 lin116 2015-4-29 02744 lin116 2015-4-29 16:16
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-10-5 02:59 , Processed in 0.053060 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块