verilog中的延时问题

houxiaoqian · 发表于 2012-11-6 21:21:54

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

verilog中的延时（#time）是不可以综合的，但是下面的代码中的延时却是有作用的，怎样解释？
module ver(
      //output
      out1,
      out2,
      //input
      a,
      b
      );
  output out1;
  output out2;
  input  a;
  input  b;

  reg out1;
  reg out2;

  always @(a or b)
begin
   out1=a;
   #10 out2=b;
end
endmodule

my2817 · 发表于 2012-11-6 22:11:43

It's just for RTL level dynamic simulation, and it will be ignored by synthesizer

挂在天边的鱼 · 发表于 2012-11-6 22:22:32

仿真的时候延时都是有用的，综合的时候延时就会被忽略掉...

tjzcl · 发表于 2012-11-7 09:11:33

虽然功能上#10是有效的，而且不可忽略！但是综合成电路的时候，#10应该是没有对应的电路的！

clean_water · 发表于 2012-11-7 13:40:22

#10 是不可综合的语法~~

jjftt · 发表于 2012-11-7 14:11:53

这是用来仿真的

慧琴 · 发表于 2012-11-8 09:35:53

#可以仿真，不可综合

zgj07 · 发表于 2012-11-8 09:48:18

可编译，可仿真，但被综合其忽略。综合后用生成的网表和SDF做个后仿真，就发现差别了

jun_dahai · 发表于 2012-11-8 15:41:01

这是告诉你接口信息，相对于模拟实际的输出情况

冲出藩篱 · 发表于 2012-11-9 01:29:07

仅用于仿真，实际中延时需要靠走线或实际的逻辑单元

[求助] verilog中的延时问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /1