250MHz 10bit ADC进展与求助

fuyibin

经过网上各位高人的指点，终于把ADC的top-level电路搭出来
做整个pipelineADC的simualtion，但是没有包括参考电压产生电路
目前给的是理想的参考电压
目前完成的电路主要包括：时钟产生电路，digital correction部分，
还有pipeline的S/H级和各个stage ，每个stage里面有MDAC和subADC，subADC主要是comparator
MDAC里面是gain=2的switch capcitor 和 opamp。
整个ADC共9级
S/H + ST1 + ST2 + ST3 + ... + ST8 + ST9
其中第三级到第八级目前用的相同的，
整个simualtion 跑下来，结果不是很理想
输入信号Vdiff= +/- 0.5V（满幅），
结果是 HD3 = -62.4dB; HD5 = -68.8dB  总的THD= 0.119%
感觉稍微差了点，而且非常疑惑
每一级都做过simualtion，而且感觉非常理想
S/H：HD3=-93.5dB； THD=0.0033%约-89dB, 这而且是从整个ADCTOP 仿真中，S/H输出接到下一级Stage1的地方抽
出来做DFT的，所以THD 变差因该是后级电路引起的
STAGE1：把做加减vrefp vrefn的电路去掉，纯粹做gain=2的瞬态仿真，再作DFT，结果很好，也有90多dB,于是想会不会是因为做了电压加减法，导致THD变差，于是输入一个DC-level偏高的sin信号，让MDAC一直做减法，减掉一个VREFP，输出还是一个sin信号，只是电压向下平移了，DFT分析HD3=-96dB, THD=0.0031%
STAGE2：也像stage1 一样做了纯粹乘2和减vref的仿真，HD3=-100dB，THD=0.003%。
STAGE3：也像stage1一样的，结果也不差
好像找不出合在一起就变差的理由啊，郁闷啊

在这之前ADC的stage7 stage8 的opamp没有用gain boost结构，第一级MDAC的opamp与SH的一样，
结果是整个ADC的HD3=-58.5dB，后来增加了MDAC1的带宽，把第七第八级弄得和STAGE3一样
得到现在的结果只改进了大概4dB

eyetolisten

Hi,
Your question is very interesting.  I'd like to ask you what input did  you use to measure your HD3 and THD?

Also, in stage 4 and below, do you use the same size of switches as stage 1-3?  If you scaled switches too aggresive, it reduced your HD3 too.

Let me know if that helps.  

ps: I can read Chinese but can't type in this computer.

fuyibin

原帖由 eyetolisten 于 2009-3-2 15:18 发表

                               
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Hi,
Your question is very interesting.  I'd like to ask you what input did  you use to measure your HD3 and THD?

Also, in stage 4 and below, do you use the same size of switches as stage ...

我用的单频sin信号输入，也有人说要用two tone sinwave input，那样更能看出谐波失真和两个频率之间的调制出的差频。
every stage scaling down，我是按照80%scaling down的，即后级是前级80%
但是我的switches 还没有做scaling down，我是想先跑出个整体特性，再每级做power optimization

hardmany

Sub_ADC产生的glitch怎么样?看过没有?时钟搭配要合理,当然开关的谐波要设计得合理.输入的信号频率与采样频率要有一定的关系,才会得到最差情况下的谐波.

[ 本帖最后由 hardmany 于 2009-3-2 15:59 编辑 ]

yuxiangxujingha

十分感谢

fuyibin

原帖由 hardmany 于 2009-3-2 15:56 发表

                               
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Sub_ADC产生的glitch怎么样?看过没有?时钟搭配要合理,当然开关的谐波要设计得合理.输入的信号频率与采样频率要有一定的关系,才会得到最差情况下的谐波.

可是按照非相干采样，输入信号有特殊的要求
现在采样时钟250MHz，输入信号9.0332MHz的sin
要去一个质数去算出一个输入频率，但是这个频率肯定不会与clk成倍数关系啊，
什么情况下才会得到最差谐波啊

vdslafe

你单测mdac 的时候怎么测的？
就是连成一个gain =2 的amp 用sine  测？
如果sine 频率太低，要比实际上的mdac 要慢多了
mdac 是可以见到fs/2 的信号的。

你试试看，用fs/2 的正弦波来测试，看看是不是还是90+ THD

eebismarck

你做了多少点DFT？

fuyibin

原帖由 eebismarck 于 2009-3-2 17:49 发表

                               
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你做了多少点DFT？

做1024点的DFT啊，基本上要2天时间，由于是仿真，做不了太多的DFT
但因该差不多可以看出THD的基本特性了吧
到最后会跑一个较长的simulation做个4096点的DFT

fuyibin

原帖由 vdslafe 于 2009-3-2 16:38 发表

                               
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你单测mdac 的时候怎么测的？
就是连成一个gain =2 的amp 用sine  测？
如果sine 频率太低，要比实际上的mdac 要慢多了
mdac 是可以见到fs/2 的信号的。

你试试看，用fs/2 的正弦波来测试，看看是不是还是90+  ...

您的建议台有价值了，我突然想起来，在S/H电路中
输入频率124.3MHz的时候，SFDR才-67.7dB，都是比124.3MHz低一点的频率，因该是高频折进来的
输入信号接近奈奎斯特频率的时候THD肯定会变差么
这时候的THD因该主要来自于采样开关的的电阻非线性导致的吧，因为opamp的stettling还是从VCM到某个值的
那我应该要减小开关的电阻咯，试试