如何用VHDL或verilog HDL实现时钟的2倍频？

jason1988 · 发表于 2010-8-18 14:13:08

锁相环是可以实现2倍频的只是需要一个高频率的时钟，但是这个高频率的时钟不需要很精确，只要频率高就行，这样能产生精确的倍频，个人觉得DPLL还是可以用于倍频的，现在就在做8倍频的输出，但时钟是输入的128倍 - - ！

linglingfa · 发表于 2010-8-18 22:25:28

意法半导体有个文章里面讲了，资料区搜搜

songke1981 · 发表于 2010-9-7 09:19:00

这个东西也扣钱啊，太恶心了吧

smcf62 · 发表于 2010-9-7 11:43:14

两种方式
一个输入信号和其经过延时后的信号异或可得到，可以自己画图看看
使用PLL或者DLL一般要求信号频率较高

cllf · 发表于 2010-9-9 09:50:43

学习下

ctp20 · 发表于 2010-9-15 14:03:15

看一下跟我的是否一样!

ctp20 · 发表于 2010-9-15 14:06:09

这文档是个垃圾!发上来干什么?

ihjada · 发表于 2010-9-16 00:11:30

学习一下

eagle.cracks · 发表于 2010-9-18 21:04:49

纯Verilog/VHDL是无法产生倍频信号的，除非有一个更高的参考时钟。但如果有了更高的参考时钟，又何必产生某个低频信号的倍频呢？直接进行分频就是了。
DLL中包含了一个VCO，那是个模拟器件，并且和具体的工艺相关；PLL就不用说了，直接就是模拟器件。
所谓的数字锁相环，实际上因为和具体的工艺相关（延迟器件），verilog/VHDL中不允许这样的设计。

eagle.cracks · 发表于 2010-9-18 21:06:15

当然了，如果是仿真，而不要求可综合，就另当别论了。

如何用VHDL或verilog HDL实现时钟的2倍频？

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