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[讨论] 芯片级ESD防护设计答疑

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发表于 2017-9-5 15:42:30 | 显示全部楼层 |阅读模式

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本人具有一定的芯片级ESD防护设计理论基础,实现过多款芯片的ESD防护设计,结果还不错。对芯片级ESD防护有疑问的可以跟帖提出来,我们共同探讨、学习。
发表于 2017-9-6 22:59:54 | 显示全部楼层
请问有没有系统级 ESD(IEC 60001-4-2) 数字状态打乱的经验?
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发表于 2017-9-14 09:08:43 | 显示全部楼层
学习了
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 楼主| 发表于 2017-9-19 08:38:14 | 显示全部楼层
回复 2# lihaiqi208

这个要分具体情况。是时钟乱了,还是复位系统的问题,还是敏感信号线被干扰到了?
最好采取一些措施加以判断。否者这个问题就太大了。
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发表于 2017-9-20 18:42:34 | 显示全部楼层
回复 1# jiangbing1975


   请教大神,我们有一款芯片要做6000V的HBM,只有三个IO,一个高压电源35V,一个地,一个接LDMOS的drain(open drain,电流最大几个mA)。工艺用的是0.18um的BCD,请问该怎么做呢?
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 楼主| 发表于 2017-9-21 09:46:56 | 显示全部楼层
回复 5# ygyg100
不妨试试动态浮栅结构,如下的示意图。

    无标题.png
电源pad也可以类似的实现。
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发表于 2017-10-1 11:25:31 | 显示全部楼层
回复 6# jiangbing1975


   这种防护电路对优缺点有那些?可以用于保护HV drain open输出?
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发表于 2017-10-13 15:24:57 | 显示全部楼层
我们在一款产品中,在芯片LAYOUT的四个角落处都放置了下列电路。流片回来后,我们用在220V市电+阻容降压的产品中,发现220V市电不断开关时,芯片会烧坏,做EMMY发光测试就是在该CLAMP处有亮点。后来改版把该CLAMP电路去掉(RC中的R两端METAL连上),就没有该问题了。试问:该CLAMP电路再设计上有何不妥的地方,有什么需要注意的,楼主可以给点建议吗?谢谢!

CLAMP电路

CLAMP电路
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 楼主| 发表于 2017-11-21 15:35:25 | 显示全部楼层
回复 7# crazyboy

一般ESD器件都比较大,finger数比较多,例如m=12。如果只需要几个mA的驱动能力,那么可能m=2就够了,剩余的m=10的finger做成动态浮栅结构,就可以使得m=2和m=10的finger在ESD事件来临的时候能够同时开启来泄放ESD能量。这样表现出的就是m=12的ESD能力。否则,如果m=2的finger由于gate在ESD事件来临的时候相当于浮接,更容易先开启,那么ESD性能仅仅代表的是m=2的finger的ESD能力,会比较差。
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 楼主| 发表于 2017-11-21 15:38:45 | 显示全部楼层
回复 8# fashion612


   说明你的RC时间常数设置的不恰当,过大所致。RC时间常数应该是1uS左右即可。
220V上电的时间约为100uS~数mS。
如果RC时间常数设置的过大,当220V上电的时候会触发这个clamp电路开启,且220V上电持续的时间很长,clamp电路持续有大的电流流过,必然造成器件的烧毁。
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