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[讨论] 后端基本概念讨论专用贴

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发表于 2012-7-13 10:29:02 | 显示全部楼层 |阅读模式

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本帖最后由 damonzhao 于 2012-8-13 09:38 编辑

wjchuan 童鞋的帖子http://bbs.eetop.cn/thread-339971-1-3.html了解到,大家对一些基本概念有一种渴求欲。
我想专门开这个帖子,供大家讨论和学习基本概念的。

当然cadence和synopsys对一些概念的描述上的差异也可以拿来讨论。
欢迎摘抄和转贴来讨论,你懂的和不懂的概念都可以拿来,我们大家一起揣摩它!


想达到的效果:后来人通读这个帖子后就能了解后端的基本概念,虽然不是字典,但是用大家的讨论去充实它!

本帖子谢绝灌水,什么“学习啦”,什么“多谢啦”,都免了。来到就是真刀真枪的亮家伙的!最欢迎的是提问帖!
对漂亮的答案,给予适当信元奖励!什么“学习啦”,什么“多谢啦” 的灌水贴,直接禁言处理!
2楼,3楼,供做目录编辑用,方便查找。

论坛是大家的,欢迎您的思考和参与
 楼主| 发表于 2012-7-26 18:31:50 | 显示全部楼层
回复 14# mnluan

   Tap cells are a special nonlogic cell with well and substrate ties. 它只针对于没有substrate和well tap的stdcell library。一般来讲,在floorplan阶段,也就是preplacement阶段就要加tap cells,它有距离的规则要求需要满足。

   Well filler是routing 完后,为了避免well的gap造成的space violation而加的weill filler cells。对一般的工艺来讲,加普通的filler cells即可解决问题

针对不同的工艺,需要设计前先了解它的库中所包含的special cells
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发表于 2012-10-18 12:06:57 | 显示全部楼层
回复 75# jiangweihui


   timing arc is nothing a timing path from any input to any output.

For a simple  FF you have inputs D & CK and output
Q . Since the FF is edge triggered you have an arc from CK to Q. Since it is the clock edge that controls the output timing and D has no significance ( provided setup/hold are met)

For latch you have timing path between CK and Q (when D is already stable) and also D and Q (when latch is transparent and D changes). So you can say latch has 2 arcs.
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发表于 2013-2-26 17:31:20 | 显示全部楼层
DC脚本里  analyze -format verilog $active_design.v
                leaborate $active_design

                current_design $active_design
                link
                uniquify
这里的uniquify作用是什么呢?
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 楼主| 发表于 2012-7-13 10:29:13 | 显示全部楼层

索引A~M

本帖最后由 damonzhao 于 2012-7-20 15:55 编辑

占楼
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 楼主| 发表于 2012-7-13 10:29:24 | 显示全部楼层

索引N~Z

本帖最后由 damonzhao 于 2012-7-20 15:54 编辑

占楼
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发表于 2012-7-15 09:36:47 | 显示全部楼层
我就先提问个:create generated clock时,怎么指定master pin呢?
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发表于 2012-7-15 16:22:41 | 显示全部楼层
这个想法好!

让我们先给“基本概念”画个范围:
无需实际经验,教科书入门资料中涉及的名词都归为基本概念

希望大家多利用这个帖子提问,尽量不要另开新帖。
如果一定要开新帖,请到这里跟帖挂个链接。
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发表于 2012-7-15 16:26:07 | 显示全部楼层
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发表于 2012-7-15 16:41:34 | 显示全部楼层


   
我就先提问个:create generated clock时,怎么指定master pin呢?
独角兽 发表于 2012-7-15 09:36




     -source master_pin 就是生成这个generated clock的源clock的pin。它可以是source clock,也可以是generated clock

与此相关的是另一个概念是

    -master_clock clock 是生成这个generated clock的最源头的那个clock。一般情况下,可以不使用这个选项。当有多个源clock到达这个generated clock,工具无法主动判断时,才被要求使用这个选项。
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 楼主| 发表于 2012-7-18 10:29:50 | 显示全部楼层
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发表于 2012-7-19 10:55:41 | 显示全部楼层
本帖最后由 wenjg76 于 2012-7-19 11:12 编辑

为什么CTS过程中,除了会把时钟线route了,还会把其他的线也route了?
照着.ctstch文件的要求route 时钟不就得了吗?
是不是过程中也夹杂着时序分析,优化?
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 楼主| 发表于 2012-7-19 11:12:12 | 显示全部楼层
回复 9# wenjg76


    不明白,你没控制好吧?〉

CTS的时候,如果指定了,它的确是只route clk的

另外,这个帖子是专门针对基本概念的,涉及到具体项目的问题,请另开贴,谢谢配合!
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