为什么说ICG放在较高层次时enable信号的setup不容易收敛呢？

chris_li · 发表于 2011-12-12 16:10:31

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本帖最后由 chris_li 于 2011-12-12 16:29 编辑

不懂的问

zhustudio · 发表于 2011-12-12 22:10:17

看你的clk tree结构，如果ICG后面的和ENABLE是一个tree，那么ICG cell放到高的层次就要考虑，enable本身的latency就比较大了。ICG的clock源是基本上是这个树的root。所以setup就会是问题。

xiaolizhi · 发表于 2011-12-12 22:52:21

非线性的关系，越往上受到的......

陈涛 · 发表于 2011-12-13 09:41:50

确切的描述应该是：
在CTS后，如果ICG放在离clock root很近（clock insertion delay很短）的地方，为什么enable信号的setup不容易收敛？

因为一般enable信号来自某个FF，那个FF是clock tree上的一个叶子节点，那么到FF的clock path就是整个clock tree的delay（假设skew很小），而那个ICG的clock path不足一个clock tree的delay，当然就容易出现setup的违法了。

icfbicfb · 发表于 2011-12-14 09:25:04

也就是launching path太长， capture path只是clock path的部分（因为icg）的原因造成的，

这也就是icg 放的位置的tradeoff问题，
放的前面（high level）， clock gating的效果好，可以关断更多的flops，但是setup timing难收敛
放在后面(low level) , timing好收敛， gating效果一般

一般都是有多级ICG，可以控制各个级别的gating， tradeoff一下

爱斯基摩人 · 发表于 2012-5-29 16:47:39

也就是launching path太长， capture path只是clock path的部分（因为icg）的原因造成的，

这也就是icg ...
icfbicfb 发表于 2011-12-14 09:25

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CTS阶段如何设置使icg cell 尽量离clock root远点而离ff近点？

zhh124 · 发表于 2012-5-30 13:04:32

本帖最后由 zhh124 于 2012-5-30 13:26 编辑

多级ICG展平放到1级,放到leaf cell 旁边如何?
还有就是如果clock tree delay 小于clock cycle, icg的setup time应该也比较容易meet吧.

papertiger · 发表于 2012-5-30 14:42:02

上面是理论的。实际的是：
一般说来，EN信号是采用high-fanout的方式进行解析，而clock 多采用clock-tree 的模式。

可以把EN 定义为clock-tree 方式解high-fanout，多半满足时序了。

snoopygaoq · 发表于 2013-1-24 13:57:06

CTS阶段如何设置使icg cell 尽量离clock root远点而离ff近点？
我查了下ICC的命令，也没找到控制这个的相关命令呢，请高手指点哦！
这个问题有人解答下吗？

william_liwei · 发表于 2013-6-28 17:06:41

set_clock_gating_check 多留些margin，让tool自动去放好了。或者create_bound

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