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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2011-12-3 16:33:28 | 显示全部楼层
VHDL 更严谨一些。感觉更适合FPGA,严进宽出。
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发表于 2011-12-3 19:46:26 | 显示全部楼层
If you care about the verification, I think SystemVerilog is the only choise
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发表于 2011-12-3 20:40:16 | 显示全部楼层
2.  主要Verilog HDL
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发表于 2011-12-4 19:45:36 | 显示全部楼层
VHDL 好用,哈哈!
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发表于 2011-12-6 18:29:45 | 显示全部楼层
verilog
不过在学CHDL
以后或许看看system verilog
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 楼主| 发表于 2011-12-7 01:13:43 | 显示全部楼层
回复 66# luyuntao


    CHDL是个什么咚咚?
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发表于 2011-12-16 22:12:27 | 显示全部楼层
从VHDL转到了verilog,呵呵,在迫不得已的情况采用VHDL
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发表于 2011-12-17 13:16:16 | 显示全部楼层
verilog
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发表于 2011-12-17 20:57:51 | 显示全部楼层
主要用verilog
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发表于 2011-12-17 22:37:46 | 显示全部楼层
学校学的是VHDL,现在用Verilog
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