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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2011-11-18 12:20:15 | 显示全部楼层
只用过verilog,没用过VHDL,但是周围的人用verilog的更多,倒是以前的一些设计以前的一些老工程师有的用VHDL
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发表于 2011-11-20 09:47:15 | 显示全部楼层
Verilog嘛
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发表于 2011-11-20 13:00:22 | 显示全部楼层
看来还是verilog的居多~
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发表于 2011-11-20 18:23:28 | 显示全部楼层
verilog
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发表于 2011-11-22 09:28:43 | 显示全部楼层
verilog HDL!
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发表于 2011-11-22 14:55:58 | 显示全部楼层
用VHDL,似乎都觉得Verilog是主流。
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 楼主| 发表于 2011-11-22 15:39:09 | 显示全部楼层
回复 47# ericwhw


   是啊,这个版里绝大部分都是Verilog,不过我用的是VHDL,握爪!

看来两种都得掌握才行。
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发表于 2011-11-22 18:53:38 | 显示全部楼层
回复 1# buley
学校用vhdl,到公司以后就verilog了
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发表于 2011-11-23 14:21:21 | 显示全部楼层
verilog,公司基本都用这个~~~
vhdl太烦了,语法太臃肿了~~不太适应~~~
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发表于 2011-11-24 10:37:17 | 显示全部楼层
有C基础verilog易上手,学过verilog再看VHDL其实也差不多了,VHDL更加严格些。个人用的是verilog,时常也看些VHDL。
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