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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2011-9-26 00:11:57 | 显示全部楼层
要回复才可以看结果吗
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发表于 2011-10-11 23:27:22 | 显示全部楼层
两者的区别我也不太清楚,开始接触到的就是verilog,现在还是绝对的菜鸟……
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发表于 2011-10-13 23:45:24 | 显示全部楼层
俺用的vhdl,并且学的不咋地!
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发表于 2011-10-15 12:02:39 | 显示全部楼层
现在使用Verilog ,以前在学校时学的是vhdl
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发表于 2011-10-16 12:22:27 | 显示全部楼层
都是用过,VHDL语言严谨,但是VERILOG设计起来简单 快速
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发表于 2011-10-18 22:18:01 | 显示全部楼层
VHDL更严格些,verilog 灵活些,象Passcal语言
我用VHDL 设计,但是也看verilog和修改verilog程序。
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发表于 2011-10-21 15:46:15 | 显示全部楼层
一般公司都用verilog的多吧
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发表于 2011-10-22 11:03:00 | 显示全部楼层
verilog和后面的进化很多啊,vhdl没有进化了
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发表于 2011-10-25 12:37:50 | 显示全部楼层
都用了~但是主要还是verilog
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发表于 2011-10-25 15:34:46 | 显示全部楼层
习惯用VERILOG
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