芯片级ESD防护设计答疑

jiangbing1975

回复 46# a104842708


    加Pad后这些电路就属于IO电路了。IO电路对latch up有特殊的要求，和对内部电路的要求不一样。这个你要好好读读fab厂给的latch up rule了。

jiangbing1975

回复 48# wxf97841
你的意思是core是28nm的器件，IO是1.8V的器件？
如果不需要输入输出2.5V和3.3V的电压，为什么要要把NMOS叠起来用？
如果需要输入输出2.5V或者3.3V的电压，那就需要把NMOS叠起来。这会严重影响到芯片ESD的性能。有文献专门会这类电路的ESD设计，你可以查阅一下。如果还有问题，请Q-Q联系我。前面的帖子有联系方式。

a104842708

回复 51# jiangbing1975
IO一般是怎么导致latch up的吗？是因为外部可能有意外突然来一个高电压或者负电压导致latch up吗？

jiangbing1975

回复 53# a104842708

芯片发生latch up，必须满足两个条件：
1）存在PNPN结构，且第一个P接电源，最后一个N接“地”；
2）存在触发源。
二者缺一不可。
因此，IO电路及其附近，对Latch up rule的要求就比较高，因为IO pin上存在高电流和高电压，可以作为latch up的触发源。

a104842708

回复 54# jiangbing1975 我的一个问题是，我只是一个NMOS接到IO上，但是一样会有latch up，一般不是要有NMOS和PMOS才有latch up的吗？谢谢了啊

jiangbing1975

回复 55# a104842708
一个NMOS当然不会有。
但latch up rule会要求这个NMOS本身要有double guardring，且这个NMOS要距离内部电路有较大的间距。
还有一个就是latch up rule要求多少距离范围内必须有衬底接触，一般大的ESD器件很难满足这个rule。这个你可以忽略不管。

ic魅影

请教一个问题，对于ggnmos形式的esd器件，它的trig电压是不是drain端反偏pn结（n+/）雪崩击穿的电压？谢谢。

jiangbing1975

ic魅影 发表于 2019-3-20 20:37
请教一个问题，对于ggnmos形式的esd器件，它的trig电压是不是drain端反偏pn结（n+/）雪崩击穿的电压？谢谢 ...

是的

sw004

楼主我想请教下：输出管只需要几个mA第驱动能力，把ESD管和输出管画在一起，ESD管做成动态浮栅结构。可是在OUT对地打正电时，VDD端由于PMOS管的寄生二极管的存在可以抬到比较高的电位而导致IC工作，此时的输出管可能处于导通状态。ESD管还能起到作用吗？

jiangbing1975

sw004 发表于 2019-4-14 16:57
楼主我想请教下：输出管只需要几个mA第驱动能力，把ESD管和输出管画在一起，ESD管做成动态浮栅结构。可是在 ...

“VDD端由于PMOS管的寄生二极管的存在可以抬到比较高的电位而导致IC工作，此时的输出管可能处于导通状态”这句话说的不准确。
输出管由芯片内的逻辑电路驱动，对于ESD来讲，能够瞬间把VDD抬高确实不假，但是能够让IC工作这个有点夸大。
毕竟ESD时间是一瞬间（1uS量级），能让IC工作不太可能。
更准确的说法应该是“ESD来临的时候，驱动管的gate处于浮空状态”。