encounter如何手动改善时钟树

m13728838513

回复 10# 教父


    谢谢！是的，是3个主时钟，又由这些时钟产生出了一些时钟，你说的是在数字DC是就要把每个时钟都设为clock，同时每个时钟要单独加maxfanout吗？请问该如何设置呢？有什么需要注意的吗？比如要设为idea和dont touch等

Lover_Momo

如果使用的是FE-CTS的flow的话，spec中可设置下面两个属性试一下：

MaxFanout 32
ForceMaxFanout Yes

教父

fanout 应该是在后端绕线的时候去搞定的， DC的时候时钟或者rst 你设置为ideal或者dont_touch 就可以了，后端的时候每一个时钟你都约束下fanout ,应该就可以搞定了。还有就是你的transition设置是否合理， transition 越大，相应的fanout 越大， 你可以把之中的transition 设置小点

m13728838513

回复 13# 教父


    谢谢！设max_fanout不行，好像要设置through pin，不知道大家有没有知道该如何设置through pin的呢

m13728838513

谢谢！这样设不行，好像要设置through pin，不知道大家有没有知道该如何设置through pin的呢

Lover_Momo

回复 14# m13728838513

晕了，through pin & fanout是两回事好吧.......

Lover_Momo

回复 8# m13728838513

谈一点个人的愚见，如有不妥之处还请指出。
         1）目前是普通net点可以满足fanout约束，但是clock就不受fanout约束，超出100多；PR阶段，fanout约束有clock net&signal net fanout两种构成，在普通的optDesign的过程中，tool可能会去优化singal net的fanout（前提是你设到让工具优化，或者lib 约束到了），clock net上的fanout optDesign时候不会给优化，所以你的clock fanout只能是FE-CTS flow的过程中去fix。
         2）目前有3个直接从模拟部分送过来的clock，但是每个时钟又会产生一些中间的时钟，感觉在这些时钟后，fanout就不可控了；会跟sdc有关吗？sdc对generate 的clock应该怎样约束才正确呢？
FE-CTS defaulk flow的过程请你先搞明白一下，tool先generate一个spec file，你可以根据这个spec file在进行调整，（我怎么感觉你是在手写spec file呢？）
         3）sdtcell的LEF中没有Fanout的约束，runencounter时会有WARNING报出，会有影响吗？
请你仔细看一下这个WARN是在读取LEF还是LIb的时候报的。