今天华为面试题：异步FIFO读时钟是写时钟的100倍，或者写是读的100倍会出现什么问题？

yangweijlu · 发表于 2017-2-15 11:37:41

个人理解下，异步fifo的实现不同的design有很多差别。读写时钟快慢问题，应是通过仿真和电路function进行保证的。即如果fifo一侧连续有效操作太快（请注意是连续有效操作太快），另一侧地址同步根本来不及或者同步出现错误，导致异步fifo crash 。所以还得主要看应用的功能和仿真结果是否可以保证异步fifo的正确使用。

polun · 发表于 2017-2-15 14:35:50

mark！！！

memcad · 发表于 2017-2-15 20:41:03

回复 1# hiwzy 相差100倍，如果用almost empty/almost full就要考虑fifo的深度是否够深了，深度估计起码要400以上。
因为地址同步时一般会至少延迟2个cycle，必须保证2个慢cycle内，快cycle不会累计1个fifo深度，
所以fifo深度必须>200以上才能用常用的FIFO设计方法。考虑almost empty，深度估计还要增加1倍，〉400。

lxq124lxq · 发表于 2017-5-11 18:06:02

FIFO两侧读写时钟速率差异太大时需要注意会同时置空满指示的问题：例如写时钟是100MHz，读时钟是1MHz，地址指针同步会有延迟，且延迟的时间由慢时钟决定，一般会有五个周期的延迟，此例中延迟时间会大于5×1000ns=5000ns。
开始写入数据之前，FIFO置空指示信号，写入数据后，由于写地址同步到读时钟域有延迟，因此空指示仍然有效，如果FIFO深度不够，当数据写满之后，写地址还是没有成功同步到读时钟域，这个时候就会同时置空满指示信号。例如，FIFO深度为256时，写满FIFO只需要256个写时钟周期，即2560ns，而在这个时间内，变化的写地址都还没有能够同步到读时钟域。
因此，当读写时钟速率差异太大时，需要注意FIFO的深度是否合适。